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# 低功耗 RISC-V 开源芯片综述：参考实现、指令集扩展、硅实现与商业化生态

**编制日期**：2026 年 9 月 ｜ **资料截止**：2026 年 9 月（基于公开资料整理）

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## 1. 摘要

RISC-V 的开源指令集与模块化扩展机制，使其成为超低功耗（Ultra-Low-Power, ULP）与嵌入式 SoC 研究和工程实践的首选架构。过去十年间，围绕 RISC-V 形成了一批质量较高的开源 RTL 实现：从 ETH Zurich 与博洛尼亚大学主导的 PULP 平台，到 lowRISC 托管的 Ibex 与 OpenTitan，再到个人开发者维护的 NEORV32、SERV、PicoRV32，以及中国芯来科技开源的蜂鸟 E203。本文系统梳理这些项目在指令集扩展支持、开源许可层次、硅实现水平（流片历史与功耗面积数据）、所实现的功能、商业化落地情况及背后组织等方面的情况，并汇总相关学术论文与 2025—2026 年开源流片生态的最新变化，为选型与研究提供参考。

在案头调研之外，本文还将全部 9 个代表性仓库实际克隆到本地（2026 年 9 月），对仓库完整性做了统一体检——统计 RTL 规模、验证环境、构建体系、CI 与依赖管理，并逐仓核查"克隆之后是否缺东西、能否直接二次开发"这一工程上最关键的问题，结果见第 7 节。

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## 2. 背景与范围

超低功耗 SoC 的设计要点不在于单点省电，而在于域划分（Always-On 域 + 可断电主域）、事件驱动唤醒、时钟/电源门控与状态保持（retention）。RISC-V 生态中，PULP 平台正是"近阈值计算 + 事件驱动 ULP SoC"路线的代表，其开源了从 CPU 核到完整 SoC 的多级参考实现；OpenTitan 则代表了开源硅向商业化量产落地的最高水平。本文选取 8 个最具代表性的项目进行分析，覆盖三个层次：

- **CPU 核（RTL）**：RI5CY/CV32E40P、Zero-riscy、Ibex、SERV、PicoRV32、VexRiscv；
- **完整 SoC（RTL）**：PULPissimo、PULPino、NEORV32、蜂鸟 E203；
- **量产级参考设计**：OpenTitan（Earl Grey）。

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## 3. 代表性开源核与 SoC 参考实现

### 3.1 PULP 平台（ETH Zurich + 博洛尼亚大学）

PULP（Parallel Ultra-Low-Power Processing）平台由苏黎世联邦理工学院（ETH Zurich）与博洛尼亚大学联合开发，Luca Benini 教授领导，是学术界最系统的 ULP RISC-V 开源体系（pulp-platform.org）。

- **仓库**：github.com/pulp-platform（含 pulpissimo、pulpino、ri5cy、corev-dcu 等子仓库）；RTL 语言为 SystemVerilog；许可证以 SolderPad Hardware License v0.51 为主，部分组件为 BSD-3-Clause。
- **RI5CY / CV32E40P**：4 级流水线（IF–ID–EX–WB），支持 RV32IMFC 及可选单精度 FPU（F 或 Zfinx 形式），支持 Zicsr；其自定义 Xpulp 扩展提供硬件循环、后递增寻址、MAC、SIMD/DSP（含点积 dot-product、shuffle 指令）与位操作指令。RI5CY 使用自有 Xpulp 位操作而非标准 Zbb/Zbs（openhwgroup/cv32e40p）。
- **Zero-riscy**：极简 2 级流水线核，面向最低面积与功耗（RV32I[E][M][C]），后捐献给 lowRISC 并演化为 Ibex。
- **PULPissimo SoC**：单核 + 微控制器级参考 SoC，集成 UDMA 多通道 DMA（自治驱动 I2C/SPI/QSPI/UART/I2S 等外设，数据搬运不占 CPU）、APB/AXI 总线、定时器、GPIO 与中断控制器；包含 Always-On（AON）域、RTC 与唤醒逻辑，支持多电源域、时钟门控与 power gating、deep sleep 模式（pulp-platform.org）。
- **硅实现与功耗数据**（据论文与社区资料）：
  - RI5CY @ UMC 65nm：最高约 654 MHz，约 17.5 µW/MHz；
  - PULPino（Imperio 核）@ UMC 65nm：400 MHz @ 1.2 V，约 32.8 mW；
  - Mr. Wolf SoC @ TSMC 40nm LP：频率范围 32 kHz–450 MHz，SoC 侧 active 功耗约 0.97–38 mW，支持 DC/DC + LDO 动态电压调节（ESSCIRC 2018）；实测资料报告其 deep sleep 约 72 µW、带 retention 的 deep sleep 约 76.5–108 µW（二手来源，供参考）。
- **流片历史**：PULP 系列先后在 GF 28nm（PULP 4 核，2015）、UMC 65nm（PULPino，2016）、TSMC 40nm LP（Mr. Wolf，约 2018）、GF 22FDX（商业芯片 GAP8，2018 量产）流片；近期有 TSMC 16nm 的 Siracusa（JSSC 2024）与 7nm 的 Picobello 等新芯片。
- **商业化**：ETH/博洛尼亚衍生公司 **GreenWaves Technologies**（法国）基于 PULP 推出 GAP8（9 核，GF 22FDX，2018 量产）与 GAP9（10 核，支持体偏置 body biasing），面向可穿戴、语音与视觉 AI 边缘计算（greenwaves-technologies.com）。荷兰 **Axelera AI** 的 Metis 系列 AI 推理芯片由 PULP/GreenWaves 背景团队创立，采用 RISC-V 矢量核心 + 数字内存内计算（D-IMC）架构，属生态衍生而非直接复用 PULP IP。国内华米科技（Zepp Health）曾投资 GreenWaves，其"黄山"系列可穿戴芯片亦采用 RISC-V 架构（据公开报道）。
- **现状**：持续活跃维护，2024 年发表 Siracusa（JSSC），后续 7nm 芯片 Picobello 在研。

### 3.2 Ibex（lowRISC）

- **仓库**：github.com/lowRISC/ibex；SystemVerilog；Apache-2.0 许可证。
- **微架构**：2 级流水线（另提供 3 级高性能配置），支持 RV32I[E]MC、Zicsr、Zifencei 与 **B 位操作扩展 v1.0.0**（含 Zba/Zbb/Zbs 子集）；不支持浮点；通过 **NICE 协处理器接口**（New Instruction Stream Extension）支持紧耦合自定义指令扩展；可选指令 Cache。前身为 Zero-riscy。
- **SoC 角色**：Ibex 本身是纯 CPU IP（无外设），是 OpenTitan 的核心处理器；亦被 Microsoft 合作项目 CHERIoT-Ibex 采用（增加 CHERI 能力安全扩展）。
- **硅实现**：README 称其已被多次流片（主要通过 OpenTitan 及第三方集成，具体工艺节点未逐一公开）。
- **商业化**：随 OpenTitan 生态落地（见 3.3）；英国 SCI Semiconductor 基于 CHERIoT-Ibex 开发 Sunburst 安全 MCU 设计库。
- **现状**：活跃维护， nightly 回归测试公开（ibex.reports.lowrisc.org）。

### 3.3 OpenTitan（lowRISC + 开放联盟）

- **仓库**：github.com/lowRISC/opentitan；SystemVerilog；Apache-2.0。
- **背景**：2019 年由 Google 发起，交由英国非营利组织 lowRISC CIC 托管，合作伙伴包括 Google、Western Digital、Seagate、Nuvoton（新唐）、G+D、Winbond、ETH Zurich 等（lowrisc.org）。
- **SoC 功能（Earl Grey）**：以 Ibex（RV32IMCB）为核心的开源硅信任根（Root of Trust）：硬件 AES 引擎、符合 NIST SP 800-90B 的熵源/真随机数、密钥管理器、OTP 控制器、安全启动链、带 retention SRAM 的多电源域与 AON 域，外设含 UART/SPI/I2C/GPIO/Timer/USB 等，软件栈支持 Tock OS 与 OpenSK（FIDO2）。
- **硅实现与量产**：Earl Grey 于 2023 年 6 月 RTL 冻结并流片；**Nuvoton 于 2025 年 2 月宣布首款基于 OpenTitan 的商用安全芯片开始投片**，将用于 Chromebook 平台与数据中心 BMC（nuvoton.com.cn、cnx-software.com）。zeroRISC 与 Nuvoton/Winbond 合作提供商用 OpenTitan 芯片与早期验证计划（2024 年 2 月宣布）。
- **与 Google Titan M2 的关系**：Pixel 手机中的 Titan M2 安全芯片基于 OpenTitan 设计（Google/Nuvoton 合作），是 OpenTitan 最早落地消费产品的案例之一；OpenTitan 项目本体由 lowRISC 开放托管，与 Google 闭源的早期 Titan 芯片相区别。
- **论文**：OpenTitan 的系统性学术引文以 lowRISC 技术报告与白皮书为主；一篇题为 "OpenTitan: Open Source Silicon Root of Trust" 的 ACM CCS 2022 论文在社区中被广泛引用（未完全核实原始出处，建议引用时以 ACM DL 检索为准）。

### 3.4 NEORV32（Stephan Nolting）

- **仓库**：github.com/stnolting/neorv32；VHDL 编写（平台无关），并提供 GHDL 生成的 Verilog 网表仓库（neorv32-verilog）；BSD-3-Clause 许可证。
- **ISA**：RV32[I/E][A][M][C] + Zicsr + Zifencei，可选 Zfinx 浮点（在整数寄存器上做浮点）、位操作子集（Zbb/Zbs 等）、Zicond、Zicntr 等；并提供自定义函数单元（CFU）接口挂接自定义指令。
- **功能**：面向 FPGA 的完整 MCU 级 SoC——自带 Boot ROM/Bootloader、调试模块（OpenOCD/JTAG）、丰富外设（UART、SPI、I2C、GPIO、PWM、WDT、定时器等），可运行 FreeRTOS 与裸机程序；文档完善，上手门槛低。
- **硅实现**：未证实有正式 ASIC 流片记录，以 FPGA 部署为主。
- **商业化**：个人开源项目，无已知商业产品直接使用；作者 Stephan Nolting 为个人开发者，另著有 NEO430（MSP430 兼容核）。
- **论文/资料**：未检索到 arXiv/期刊论文；作者曾于 2024 年 RISC-V Workshop（Soft RISC-V Systems）作 "The NEORV32 RISC-V Processor — An Introduction" 报告（community.riscv.org），并被 Embedded World 2022 相关媒体文章引用。

### 3.5 SERV（Olof Kindgren）

- **仓库**：github.com/olofk/serv；Verilog；ISC 许可证（以仓库声明为准）。
- **微架构**：**位串行（bit-serial）RV32I 核**——每个周期只处理 1 bit，以时间换面积，是公开已知面积最小的 RISC-V CPU 之一：约 2.1 kGE（130nm CMOS）、164 个触发器；FPGA 占用 iCE40 约 198 LUT、Artix-7 约 125 LUT；性能约 1.5 MIPS 量级；M 扩展可由外部位串行模块提供。
- **生态**：配套参考 SoC "Servant"（可跑 Zephyr RTOS，已移植约 20 种 FPGA 板）；与 FuseSoC、LiteX 集成良好；CoreScore 基准测试用于衡量单块 FPGA 可容纳的 SERV 核数量。
- **硅实现**：被 Western Digital 的开源项目（Flex RV）选用（据社区报道）；2024 年发表于 *Nature Electronics* 的柔性非硅基 RISC-V 微处理器论文采用 SERV 作为处理器核（Nature Electronics 7, 405–413, 2024）；TinyTapeout 上存在多个基于 SERV 的项目。
- **背后的人**：Olof Kindgren，Qamcom 高级数字设计工程师、FOSSi Foundation 董事、FuseSoC 作者。
- **论文/获奖**：项目自述为 "award-winning"（具体奖项未逐一核实）；2019 年苏黎世 RISC-V Workshop 演讲；未检索到正式期刊/会议论文。

### 3.6 PicoRV32（Clifford Wolf / YosysHQ）

- **仓库**：github.com/YosysHQ/picorv32；Verilog（核心约 1000 行）；ISC 许可证。
- **ISA**：RV32I/IC/IM/IMC，可配置为 RV32E；内置简单中断控制器；通过 PCPI 协处理器接口挂接乘除法器等。
- **面积/频率**：Xilinx 7 系列 FPGA 约 750–2000 LUT，250–450 MHz（视配置）。
- **SoC/生态**：示例 SoC PicoSoC（SPI Flash 控制器 + UART + GPIO）；支持 AXI4-Lite / Wishbone / 原生内存接口。
- **硅实现**：开源流片事实标准之一——**efabless Caravel 管理核即采用 PicoRV32**；efabless 的 Raven 芯片在 SkyWater 130nm 上以 100 MHz 完成测试；大量 TinyTapeout 与开源 MPW 项目使用。
- **背后的人**：Claire (Clifford) Xenia Wolf，Yosys 开源综合工具与 YosysHQ 创始人。
- **现状**：核心 RTL 多年保持稳定（自 2018—2019 年后基本未再演进），仓库仍处于"维护态"——2026 年 7 月仍在合并 PR，但以链接修复等事务性更新为主；无正式论文，但在学术文献中被大量引用为开源 RISC-V 软核代表。

### 3.7 VexRiscv（Charles Papon / SpinalHDL 社区）

- **仓库**：github.com/SpinalHDL/VexRiscv；**SpinalHDL**（基于 Scala 的硬件描述语言）编写，生成 Verilog；MIT 许可证。
- **ISA**：RV32I[M][A][F][D][C]，可选 MMU（可运行 Linux）与 RISC-V 调试规范。
- **微架构**：插件化（plugin）架构，流水线可配置为 2/3/5 级，含分支预测（BTB + BHT + RAS）；约 1.44 DMIPS/MHz、1.2 CoreMark/MHz。
- **SoC/生态**：通过 LiteX 构建 SoC——Murax（iCE40 上约 2422 LUT，含 UART/GPIO/Timer）、Briey（VGA/SDRAM）；Linux-on-LiteX-VexRiscv 支持在多款开源 FPGA 板上运行 Linux。
- **硅实现**：未证实独立 ASIC 流片记录，以 FPGA 原型为主。
- **商业化**：SpinalHDL/VexRiscv 提供商业技术支持服务；未证实其直接进入大规模商业芯片。
- **论文/获奖**：**2018 年 RISC-V Soft-CPU Contest 高性能实现类第一名**（arXiv:2002.03568 等文献记载）；被多篇学术论文引用为高性能开源 RV32 软核参考。
- **现状**：非常活跃，持续更新。

### 3.8 蜂鸟 E203 / HummingBirdv2（芯来科技 Nuclei）

- **仓库**：github.com/SI-RISCV/e200_opensource（原版）与 github.com/riscv-mcu/e203_hbirdv2（v2）；Verilog；Apache-2.0。
- **ISA**：RV32IMAC + Zicsr；v2 新增 **NICE 协处理器扩展接口**（Nuclei Instruction Co-unit Extension），与 Ibex 的 NICE 接口思路类似。
- **微架构**：2 级流水线，对标 Cortex-M0/8051 替代；据公开资料核心面积约 0.02 mm² @ 28nm 量级，完成 SMIC 180nm 综合验证（chinaaet.com，二手数据供参考）。
- **功能/生态**：完整 SDK（Nuclei SDK）、JTAG 调试、FPGA 开发板配套；v2 集成 PULP 风格 APB 外设（GPIO/I2C/UART/SPI/PWM）；配套中文教材《手把手教你设计 CPU——RISC-V 处理器篇》《RISC-V 架构与嵌入式开发快速入门》，是国内最系统的开源 RISC-V 教学资源。
- **硅实现与商业化**：开源版定位教学/研究，官方明确声明其功能完整度与质量保证不及商业版本（开源核心模式）；商业版 IP 已大规模量产——芯来科技与兆易创新（GigaDevice）联合推出的 **GD32VF103**（基于 Bumblebee N200 核，RV32IMAC）为全球首款量产的 RISC-V 通用 MCU（2019 年起）。
- **背后组织**：芯来科技（Nuclei System Technology，武汉），国内首家专业 RISC-V IP 供应商，创始人胡振波，具中科院产业背景。
- **论文**：邓天传、胡振波等，《一种超低功耗的 RISC-V 处理器流水线结构》，《电子技术应用》2019 年第 45 卷第 6 期。

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## 4. 指令集扩展支持对比

| 项目 | 基础指令 | 乘除 M | 原子 A | 压缩 C | 浮点 F/D | 位操作 | 自定义扩展机制 |
|---|---|---|---|---|---|---|---|
| RI5CY / CV32E40P | RV32I | 支持 | 部分 | 支持 | 可选 F/Zfinx | Xpulp 自有位操作 | Xpulp（硬件循环/后递增/SIMD/DSP） |
| Zero-riscy | RV32I[E] | 可选 | 无 | 可选 | 无 | 无 | 无（后由 Ibex 承接） |
| Ibex | RV32I[E] | 可选 | 无 | 支持 | 无 | B v1.0（Zba/Zbb/Zbs） | NICE 协处理器接口 |
| OpenTitan (Earl Grey) | RV32IMCB | 支持 | 无 | 支持 | 无 | 同 Ibex | NICE |
| NEORV32 | RV32[I/E] | 可选 | 可选 | 支持 | Zfinx | Zbb/Zbs 等 | CFU 自定义函数单元 |
| SERV | RV32I | 外部模块 | 无 | 无 | 无 | 无 | 无（面向极致面积） |
| PicoRV32 | RV32I/E | 可选 | 无 | 可选 | 无 | 无 | PCPI 协处理器接口 |
| VexRiscv | RV32I | 可选 | 可选 | 支持 | 可选 F/D | 部分 | 插件化流水线扩展 |
| 蜂鸟 E203 (v2) | RV32I | 支持 | 支持 | 支持 | 无 | 无 | NICE 协处理器接口 |

要点：ULP 方向的核普遍不追求 F/D 浮点与 A 扩展，而把差异化放在**自定义 DSP 扩展**（PULP 的 Xpulp 点积/SIMD 指令对神经网络与信号处理负载可显著提升能效）与**紧耦合协处理器接口**（NICE/PCPI/CFU）上；Ibex 与 NEORV32 已跟进标准化的 B 位操作子集。

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## 5. 开源层次：许可证与开放模式

**许可证家族**（均为宽松许可，可商用）：

| 许可证 | 代表项目 | 特点 |
|---|---|---|
| SolderPad 0.51 | PULP 平台主体 | 基于 Apache-2.0 的硬件专用许可 |
| Apache-2.0 | Ibex、OpenTitan、蜂鸟 E203 | 专利授权条款明确，企业友好 |
| BSD-3-Clause | NEORV32 | 简洁宽松 |
| MIT | VexRiscv | 简洁宽松 |
| ISC | SERV、PicoRV32 | 类 BSD 的极简许可 |

**开放模式的三档光谱**：

1. **完全开放、无商业绑定**：PicoRV32、SERV、NEORV32、VexRiscv——多为个人/社区维护，无配套商业 IP。
2. **开放参考实现 + 商业衍生**：PULP（开源 SoC ↔ GreenWaves 闭源量产芯片 GAP8/9）、蜂鸟 E203（开源教学版 ↔ 芯来商业 N 系列 IP，官方声明开源版功能不完整）、lowRISC/Ibex（开源 ↔ zeroRISC/SCI 商业服务）。
3. **开放联盟量产模式**：OpenTitan——开源设计直接走向量产（Nuvoton 商用芯片、Google Titan M2），代表开源硅的最高商业成熟度。

需要说明的是，"开源 RTL" 不等于 "可交付的硅 IP"：多数项目的验证深度、工艺可移植性（如是否有综合脚本、memory compiler 依赖、DFT 设计）参差不齐；PULPissimo、OpenTitan、NEORV32 的工程完整度显著高于一般个人项目。

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## 6. 硅实现与功耗/面积数据

| 项目 | 硅实现水平 | 代表数据 |
|---|---|---|
| PULP 系列 | 65/40/28/22/16nm 多次流片 | RI5CY@65nm 约 654 MHz / 17.5 µW/MHz；Mr. Wolf@40nm LP 32 kHz–450 MHz；Siracusa@16nm（JSSC 2024） |
| GAP8/GAP9（GreenWaves） | GF 22FDX 量产 | GAP8：9 核；GAP9：10 核 + 体偏置调压 |
| Ibex | 随 OpenTitan 等多次流片 | 无官方公开 PPA 数字 |
| OpenTitan Earl Grey | 2023 年流片，2025 年 Nuvoton 商用投片 | 安全信任根，不以 PPA 为目标 |
| SERV | 130nm 约 2.1 kGE；柔性芯片（Nature Electronics 2024） | iCE40 约 198 LUT，约 164 FF |
| PicoRV32 | SkyWater 130nm（Raven 测试芯片、Caravel 管理核） | Xilinx 7 系列 750–2000 LUT / 250–450 MHz |
| 蜂鸟 E203 | SMIC 180nm 综合验证；商业衍生核量产（GD32VF103） | 约 0.02 mm² @ 28nm（公开资料） |
| NEORV32 / VexRiscv | 以 FPGA 为主，未证实 ASIC 流片 | VexRiscv 1.44 DMIPS/MHz；Murax SoC 约 2422 LUT |

（表中社区/二手来源数据建议在工程决策前以原始论文或官方文档复核。）

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## 7. 仓库完整性与可二次开发性实测评估

为回答"开源仓库里到底缺不缺东西、拿下来能不能用"这一工程关键问题，本节将 9 个代表性仓库全部克隆至本地（2026 年 9 月），按统一口径做结构化体检，统计口径如下：RTL 行数含 .v/.sv/.vhd 等硬件描述源码（含 VexRiscv 的 SpinalHDL 源码）；验证环境目录指 tb/testbench/dv/uvm 等典型验证路径下的 RTL/脚本规模；构建体系按 FuseSoC .core 文件、Makefile、Bazel、Tcl 约束脚本计数。

### 7.1 体检数据总表（实测于 2026 年 9 月）

| 仓库 | 最新提交 | RTL 文件 / 行数 | 验证环境 | 构建与脚本 | CI | 依赖管理 |
|---|---|---|---|---|---|---|
| serv | 2026-08 | 78 / 6,701 | verif/（riscv-tests 框架）+ bench/ 多个 testbench | 4 个 .core + Makefile + Tcl | 5 条 GitHub Actions | 无子模块，零依赖 |
| neorv32 | 2026-09 | 74 / 28,094（VHDL） | sim/ 完整 testbench + sw/ 全套固件库 | 38 个 Makefile | 3 条（RTL/文档/网表） | 无子模块，零依赖 |
| picorv32 | 2026-07 | 41 / 9,133 | tests/ + testbench.v/cc + dhrystone | 5 个 .core + Makefile + 8 个 .py | 1 条 | 无子模块，零依赖 |
| ibex | 2026-08 | 654 / 109,042（含 vendored） | dv/uvm + cosim + formal + verilator + compliance | 209 个 .core + 200 个 .py + 50 个 Makefile + syn/ 综合脚本 | 5 条（含 formal CI） | vendor/ 锁版本 vendored（.lock.hjson） |
| VexRiscv | 2026-08 | 122 / 27,279（SpinalHDL） | src/test 回归 + 13 个 TB 文件 | build.sbt（sbt/Scala 工具链） | 1 条 | 1 个子模块（回归数据） |
| e203_hbirdv2 | 2025-08 | 141 / 57,651 | tb/（tb_top.v）+ vsim/ 脚本 + riscv-tests | 13 个 Makefile + 16 个 Tcl + Cygwin 工具链 | 仅文档部署 1 条 | 无子模块，工具链需另装 |
| pulpino | 2019-05（停更） | 49 / 10,608 | tb/（DPI 模型齐全） | 51 个 Makefile + 118 个 cmake + update-ips.py | 0 条（已失效） | ips_list.yml 清单式拉取 |
| pulpissimo | 2024-05 | 107 / 87,497 | target/sim 回归 + 11 个 TB 文件 | 1 个 .core + 46 个 Makefile + 70 个 Tcl（Bender 集成） | GitLab CI 配置 | Bender 拉取 40+ 个 IP（`.bender/git/checkouts`） |
| opentitan | 2026-09 | 3,995 / 1,156,179 | dv/ 全套 UVM + 2,670 个验证文件 | 821 个 .core + 794 个 Bazel 文件 + 667 个 .py | 12 条 | third_party/ 大量三方依赖 + 发布快照（release/） |

### 7.2 逐仓评估结论

**serv —— 完整性 10/10。** 仓库自包含度极高：RTL、参考 SoC（servant）、仿真 testbench、riscv-tests 集成、Zephyr 移植、文档、甚至 OpenLane ASIC 综合脚本（openlane.yml CI）全部内置，无外部依赖。克隆即可仿真，是最"拿起来就能用"的仓库，缺点仅在于 1.5 MIPS 的性能上限。

**neorv32 —— 完整性 10/10。** 单仓内含处理器 RTL（VHDL）、软件框架（sw/：bootloader、C 库、示例）、仿真环境（sim/ 含 testbench 与 models）、OpenOCD 调试配置与三线 CI（RTL 回归、Verilog 网表生成、文档发布）。零子模块、零外部 IP，文档站完善，属于可二次开发性最好的 SoC 级仓库；局限是 VHDL 工具链（部分纯 Verilog 团队需 GHDL 网表方案）。

**picorv32 —— 完整性 9/10。** 自包含：核心 picorv32.v 单文件、testbench（含 Verilator C++ 版）、dhrystone、tests/（riscv-tests 子集）、picosoc 示例 SoC、COPYING（ISC）齐全。注意两点：许可证不在根目录 LICENSE 文件而在 COPYING；近期更新以事务性维护为主（2026-07 仍在合并 PR，此前调研称"基本停更"不确切，实为"功能冻结、维护态"）。

**ibex —— 完整性 10/10。** 工业级验证资产最全的开源核：dv/ 下 UVM 环境、riscv-dv 随机指令、SAIL 双语言共仿真（cosim）、formal、compliance、Verilator 流程齐备，syn/ 含综合约束，vendor/ 依赖锁版本 vendored（.lock.hjson 固定 commit），209 个 FuseSoC .core 文件支撑。没有"缺东西"的问题，代价是 10.9 万行 RTL + 验证树的体量与较陡的学习曲线。

**VexRiscv —— 完整性 8/10。** 代码即文档的典型：全部 RTL 由 SpinalHDL 生成，需 sbt/Scala 工具链（对 Verilog 背景工程师有门槛）；核心插件库完整，回归数据通过 1 个子模块引入（克隆后需 `git submodule update --init`，否则缺回归资源）。生成 Verilog 工作流顺畅，Murax/Briey 等 SoC 示例在配套仓库。

**e203_hbirdv2 —— 完整性 7.5/10。** RTL、tb/、vsim/ 仿真脚本、riscv-tools 构建脚本、FPGA 工程、Sphinx 文档源全部在库，且带中文文档与教材，这在国产开源项目中相当完整。扣分项：CI 仅剩文档部署（无 RTL 回归）；仿真依赖本地商用工具（VCS/Verilator 需自配）与 Cygwin 辅助脚本；riscv-tools 需自行编译安装，工具链获取是上手最大摩擦点；仓库 214MB 中 pics/doc 占比可观。

**pulpino —— 完整性 5/10。** 重大发现：`ips/` 目录仅含一个 .gitignore——第三方 IP（axi_slice、apb_uart 等 20+ 个）**不在仓库内**，需执行 README 第 74 行的 `./update-ips.py` 按 ips_list.yml 清单联网拉取；根目录无 Makefile（构建入口在 tb/、sw/ 等子目录）；项目 2019 年 5 月停更、CI 失效。克隆后**不能直接仿真**，且拉取脚本依赖的 pulp-tools 工具链与当代 Python 兼容性未经验证——二次开发需做好"先修考古环境"的准备。

**pulpissimo —— 完整性 6.5/10。** 同样的"清单式依赖"但工程化程度高一个量级：本体仅 107 个 RTL 文件（8.7 万行），真正的 SoC 由 Bender 包管理器按 manifest 拉取 40+ 个外部 IP 组装（README 明言代码落在 `.bender/git/checkouts`，不应手改），hw/ 下仅 vendored 少量文件；CI 为 GitLab 配置。克隆后同样不能直接综合/仿真，必须先安装 Bender 并联网拉齐依赖——这是"设计即包管理"的现代做法，但对断网/内网环境与长期归档不友好；好在该项目仍有维护（2024-05 提交），PULP 生态也在向 Bender 体系迁移。

**opentitan —— 完整性 10/10。** 体量最大（115.6 万行 RTL、1.4 万个文件、322MB），但一切都内置且锁版本：third_party/ 大规模 vendored、821 个 .core、794 个 Bazel 构建文件、667 个 Python 工具、12 条 CI、release/ 提供版本化快照。是唯一达到"可量产交付"开源成熟度的仓库；其门槛不在缺东西，而在 Bazel 工具链与庞大代码库的组织成本。

### 7.3 综合评级与关键启示

| 仓库 | 可二次开发性 | 一句话结论 |
|---|---|---|
| neorv32 | ★★★★★ | 克隆即可用，最顺滑的 SoC 级起点 |
| serv | ★★★★★ | 零依赖自包含，极致完整的小核 |
| ibex | ★★★★★ | 验证资产最全，工业级但体量大 |
| opentitan | ★★★★☆ | 量产级交付，门槛在 Bazel 与体量 |
| picorv32 | ★★★★☆ | 自包含经典，功能冻结的维护态 |
| VexRiscv | ★★★☆☆ | 代码生成范式，需 sbt 工具链 |
| e203_hbirdv2 | ★★★☆☆ | 资料最全的中文项目，工具链摩擦大 |
| pulpissimo | ★★☆☆☆ | 现代 IP 包管理，克隆≠完整，需 Bender 拉取 |
| pulpino | ★★☆☆☆ | 已停更且 IP 外置，仅作教学阅读价值 |

三点启示：

1. **"克隆≠完整"在清单式依赖项目上真实存在。** PULP 系（pulpino/pulpissimo）采用"本体 + manifest 外拉 IP"模式，仓库本身是不完整的，必须经 Bender/pulp-tools 二次拉取才能构建；这与 ibex（vendored+锁版本）、opentitan（third_party 内置）、serv/neorv32（零依赖）形成鲜明对照。选型时应把"是否自包含、依赖是否锁版本"作为与 ISA 支持同等重要的指标。
2. **验证环境完整度差异远大于 RTL 本身。** 从 serv/neorv32 的"testbench + riscv-tests"，到 ibex/opentitan 的"UVM + riscv-dv + 形式验证 + 共仿真"，验证资产差距是数量级的——直接决定二次开发后"敢不敢流片"。
3. **活跃度 ≠ 可用性。** pulpino 已停更但结构清晰仍可读；picorv32 处于维护态（2026 年仍有事务性提交）而功能长期稳定；真正影响二次开发的是"依赖能否拉齐 + 验证能否复跑"，而非最近提交日期。

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## 8. 商业化应用与背后组织

| 项目/生态 | 商业化产品 | 背后组织 | 商业模式 |
|---|---|---|---|
| PULP | GAP8、GAP9（GreenWaves）；Axelera AI Metis（生态衍生） | ETH Zurich + 博洛尼亚大学（Luca Benini 团队） | 学术开源 + 衍生公司商业化 |
| OpenTitan / Ibex | Nuvoton 商用安全芯片（Chromebook/数据中心，2025 投片）；Google Titan M2；zeroRISC 商用芯片；SCI Semiconductor Sunburst | lowRISC CIC（英国非营利）+ 开放联盟（Google、WD、Seagate、Nuvoton、G+D、Winbond 等） | 非营利托管 + 联盟分摊 + 商业衍生 |
| 蜂鸟 E203 | GD32VF103（兆易创新，全球首款量产 RISC-V 通用 MCU） | 芯来科技（武汉，中科院产业背景） | 开源核心（教学版）+ 商业 IP 授权 |
| SERV | WD Flex RV 项目选用；Nature Electronics 柔性芯片 | Olof Kindgren（Qamcom / FOSSi Foundation） | 个人开源 + 企业赞助 |
| PicoRV32 | Caravel 管理核（开源流片基础设施） | Clifford Wolf（YosysHQ） | 个人开源 |
| VexRiscv | 商业技术支持服务 | Charles Papon / SpinalHDL 社区 | 个人开源 + 服务 |

趋势观察：RISC-V 开源生态已形成"**学术平台（PULP）→ 非营利联盟量产（OpenTitan）→ 商业 IP 公司（Nuclei、GreenWaves、Axelera）**"的完整传导链；开源 RTL 正从教学参考物转变为可量产资产的起点。

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## 9. 相关论文与文献

**超低功耗 RISC-V 核与 SoC（一手文献）**

1. M. Gautschi, P. D. Schiavone, A. Traber, et al., "Near-Threshold RISC-V Core with DSP Extensions for Scalable IoT Endpoint Devices," *IEEE Trans. VLSI Systems*, vol. 25, no. 10, pp. 2700–2713, 2017.（RI5CY 与 Zero-riscy 的权威论文；arXiv:1608.08376）
2. P. D. Schiavone, F. Conti, D. Rossi, et al., "Slow and steady wins the race? A comparison of ultra-low-power RISC-V cores for Internet-of-Things applications," *PATMOS 2017*.（四款早期开源 RISC-V 核的系统对比；注：该文发表于 PATMOS 2017）
3. A. Pullini, F. Conti, D. Rossi, I. Loi, M. Gautschi, L. Benini, "Mr. Wolf: A 1 GFLOP/s Energy-Proportional Parallel Ultra-Low-Power SoC for IoT Edge Processing," *ESSCIRC 2018*.
4. F. Conti, et al., "PULP: A Parallel Ultra Low-Power Platform for Next-Generation IoT Applications," *IEEE Micro*, 2017.（平台综述）
5. "Siracusa: A 16 nm Heterogeneous RISC-V SoC for Extended Reality with In-Memory Computing Neural Engine," *IEEE JSSC*, 2024.
6. 邓天传、胡振波等，《一种超低功耗的 RISC-V 处理器流水线结构》，《电子技术应用》，2019, 45(6).（蜂鸟 E203）

**开源 RISC-V 处理器综述类**

7. R. Höller, "Open-Source RISC-V Processor IP Cores"（面向 FPGA 的开源 32 位 RISC-V 核评估，arXiv:2509.18472, 2025）。
8. "A comparative survey of open-source application-class RISC-V processor implementations"（Springer 期刊综述）。
9. 《基于 RISC-V 架构的开源处理器及 SoC 研究综述》（中文综述，具体刊期以检索为准）。

**硅实现与新型集成**

10. "Bendable non-silicon RISC-V microprocessor," *Nature Electronics*, vol. 7, pp. 405–413, 2024.（采用 SERV 核的柔性微处理器）

**项目文档/技术报告**

11. lowRISC, OpenTitan 项目文档与白皮书（opentitan.org）；社区广泛引用的 "OpenTitan: Open Source Silicon Root of Trust"（ACM CCS 2022，引用前建议在 ACM DL 核实）。
12. 各项目 GitHub 仓库 README 与官方规范（openhwgroup/cv32e40p、lowrisc/ibex、stnolting/neorv32、olofk/serv、YosysHQ/picorv32、SpinalHDL/VexRiscv、riscv-mcu/e203_hbirdv2）。

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## 10. 开源流片生态（2025—2026 现状）

开源 RTL 的"最后一公里"是流片。近年生态发生重大变化：

- **SkyWater SKY130**：首个全开源 PDK（130nm），GitHub 持续维护，仍标注实验性阶段；SkyWater 公司运营正常。
- **efabless 已于 2025 年初关闭运营**：因融资失败停止服务。其 chipIgnite 项目曾与约 50 所学术机构合作、完成 80 项商业设计；Google 资助的 OpenMPW 免费班车（MPW-1 至 MPW-9，2020—2023）曾流片大量开源设计。免费 MPW 渠道随之中断。
- **TinyTapeout**：Matt Venn 与 Uri Shaked 于 2022 年创立的"拼车流片"项目（单项目 200—500 欧元量级），efabless 关闭后经历渠道切换，已转向 **IHP SG13G2** 工艺（德国 IHP 研究所的 130nm BiCMOS 开源 PDK，Apache-2.0 许可，含 fT=350GHz 的 SiGe HBT），是目前个人与学术流片最现实的渠道，亦在评估 GF180 等工艺。
- 对比早期：采用 PicoRV32/SERV 等小核的开源设计已有多轮成功流片记录；IHP 渠道成熟后，"个人可负担的 RISC-V 流片"重新成为常态。

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## 11. 总结与选型建议

| 目标 | 推荐起点 |
|---|---|
| 学习 ULP SoC 架构（AON 域/UDMA/电源门控） | PULPino（入门）→ PULPissimo（进阶） |
| 工业级 RTL 质量、安全信任根 | Ibex + OpenTitan |
| FPGA 上快速做出可用的 MCU SoC | NEORV32（文档最好）；VexRiscv（性能/灵活性） |
| 面积/功耗下限、教学演示 | SERV（位串行）、PicoRV32（经典） |
| 中文教材与国内产业衔接 | 蜂鸟 E203 + Nuclei SDK |
| 直接商用/量产 | OpenTitan（信任根）、Nuclei 商业 IP、GreenWaves 模组 |

**总体结论**：(1) 指令集层面，ULP 开源核的主流配置是 RV32IMC + Zicsr，差异化竞争点在自定义 DSP 扩展（Xpulp）与协处理器接口（NICE/PCPI/CFU）；(2) 开源层次上，从个人 MIT/ISC 项目到联盟级 Apache 项目均在活跃发展，OpenTitan 已率先打通"开源设计→商用量产"路径；(3) 硅实现上，PULP 平台的流片谱系（65nm 至 16nm）最完整，开源小核（picorv32/SERV）在 sky130/IHP 生态中沉淀了大量成功案例；(4) 2025 年 efabless 关闭后，TinyTapeout + IHP SG13G2 成为开源流片的新主干，个人与学术团队仍具备完整的"RTL→GDS→硅片"实践路径；(5) 仓库完整性实测表明（第 7 节）：9 个仓库中仅 4 个"克隆即可构建"（serv、neorv32、picorv32、ibex），PULP 系仓库需经 Bender/pulp-tools 联网二次拉取 IP 才能使用，选型时"依赖是否自包含、验证能否复跑"应与 ISA 支持同等优先。

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## 12. 主要参考链接

- PULP 平台：https://github.com/pulp-platform ｜ https://pulp-platform.org
- Ibex：https://github.com/lowRISC/ibex
- OpenTitan：https://github.com/lowRISC/opentitan ｜ https://opentitan.org
- NEORV32：https://github.com/stnolting/neorv32
- SERV：https://github.com/olofk/serv
- PicoRV32：https://github.com/YosysHQ/picorv32
- VexRiscv：https://github.com/SpinalHDL/VexRiscv
- 蜂鸟 E203：https://github.com/riscv-mcu/e203_hbirdv2 ｜ https://www.nucleisys.com
- GreenWaves Technologies：https://greenwaves-technologies.com
- lowRISC：https://www.lowrisc.org
- TinyTapeout：https://tinytapeout.com
- IHP 开源 PDK：https://github.com/IHP-GmbH/IHP-Open-PDK

*说明：本文由公开资料整理，标注"未证实/据公开报道/二手来源"的数据请在工程决策前核对原始文献；论文条目建议在 IEEE Xplore / ACM DL / arXiv 复核后引用。*